Metrologia atômica 3D de relaxamento de tensão e rugosidade em transistores Gate-All-Around por ptychografia eletrônica

Por que transistores minúsculos precisam de um novo tipo de microscópio

Cada nova geração de chips de computador coloca mais potência em menos espaço, comprimindo componentes-chave até algumas frações de bilionésimos de metro. Nessas escalas, até um único átomo deslocado ou uma superfície ligeiramente áspera pode desacelerar um transistor ou fazê‑lo falhar. Ainda assim, a maioria das ferramentas que os engenheiros usam para olhar dentro dos chips ou não consegue ver átomos individuais, ou não revela o que está sob a superfície. Este estudo apresenta uma abordagem poderosa de imagem que permite mapear estruturas enterradas dentro de transistores de próxima geração em três dimensões, átomo por átomo.

De chaves planas a fios que envolvem o canal

Para continuar melhorando velocidade e eficiência energética, os fabricantes de chips mudaram de transistores planos "planar" para projetos tridimensionais gate-all-around (GAA). Em dispositivos GAA, o canal condutor é formado por uma folha de silício ultra‑fina, e o gate de controle envolve completamente esse canal por meio de camadas de óxidos isolantes e materiais high‑k. Essa geometria oferece controle excepcional sobre o fluxo de elétrons, crucial na miniaturização extrema. Mas também cria interfaces enterradas e pilhas complexas de materiais cristalinos e vítreos com apenas alguns átomos de espessura. Essas fronteiras ocultas podem abrigar rugosidade, vazios e outros defeitos que influenciam fortemente o desempenho do transistor, e ainda assim são muito difíceis de medir diretamente em 3D com métodos existentes.

Limites das ferramentas de imagem atuais

Microscópios eletrônicos tradicionais podem formar imagens extremamente nítidas em duas dimensões, mas têm dificuldade em distinguir o que está à frente ou atrás em amostras espessas. À medida que elétrons atravessam muitas camadas atômicas, suas trajetórias se dobram e se espalham de maneiras complicadas, criando contraste enganoso e desfocando a profundidade. Outras técnicas, como tomografia por raios X ou tomografia por sonda de átomos, oferecem vistas tridimensionais, mas ou não alcançam resolução atômica ou enfrentam dificuldades com elementos leves e geometrias realistas de dispositivos. À medida que os comprimentos de gate encolhem abaixo de 10 nanômetros, essas limitações tornam‑se críticas: um único pequeno vazio na interface entre silício e seu óxido, ou uma região local de tensão onde átomos são puxados para fora de posição, pode reduzir drasticamente a mobilidade eletrônica e deslocar a tensão de operação do transistor.

Uma nova maneira de ver por dentro: ptychografia eletrônica

Os autores demonstram um método de imagem computacional chamado ptychografia eletrônica multislice que supera muitos desses obstáculos. Em vez de formar diretamente uma imagem, o microscópio varre uma sonda ligeiramente desfocada e sobreposta através de uma seção fina do dispositivo enquanto registra um padrão de difração completo em cada posição. Esses dados quatro‑dimensionais codificam como a frente de onda eletrônica muda ao passar pela amostra. Usando algoritmos avançados e um modelo realista de como os elétrons se propagam fatia por fatia, o método reconstrói o potencial eletrostático tridimensional do dispositivo com resolução lateral próxima da atômica e resolução de profundidade na escala de nanômetros. Crucialmente, captura fielmente átomos leves, como silício e oxigênio, e átomos mais pesados, como háfnio, ao mesmo tempo em que corrige espalhamento múltiplo que atrapalha abordagens convencionais.

Observando interfaces, rugosidade e tensão em 3D

Aplicada a estruturas de teste GAA prototípicas, essa técnica revela características enterradas que métodos anteriores ou desfocaram ou perderam completamente. As reconstruções mostram defeitos de empilhamento no canal de silício cristalino, furos onde o óxido de háfnio invade o canal e bordas em degrau na fronteira silício–óxido. Ao rastrear milhares de átomos individuais ao longo da profundidade, os autores quantificam como a rede de silício relaxa gradualmente de um arranjo distorcido e tensionado perto da interface para uma estrutura mais regular, semelhante ao volume, no centro de um canal com apenas cerca de 5 nanômetros de espessura. Eles constatam que aproximadamente 40% do silício nesses canais estreitos permanece em um estado tensionado, uma fração significativa para o transporte eletrônico. Também medem diretamente quão rugosas são as interfaces enterradas e como essa rugosidade é correlacionada ao longo do canal, revelando diferenças claras entre superfícies superior e inferior que refletem a história de crescimento de cada interface.

O que isso significa para chips mais rápidos e confiáveis

Como o método fornece medições tridimensionais verdadeiras em escala atômica de rugosidade e tensão, ele oferece os dados do mundo real que os projetistas de dispositivos precisam para simulações precisas. Usando modelos simples, os autores estimam que as interfaces ásperas e ricas em defeitos nesses primeiros dispositivos de teste GAA podem reduzir a mobilidade eletrônica por fatores de várias unidades até dezenas em comparação com uma interface de referência mais suave. Igualmente importante, o fluxo de trabalho — desde o preparo da amostra até a obtenção de uma reconstrução 3D — pode ser realizado em poucos dias e utiliza microscópios eletrônicos padrão equipados com detectores pixelados modernos. Isso o torna prático como ferramenta de retroalimentação durante o desenvolvimento de processo. Em termos simples, este trabalho mostra que os engenheiros agora podem “ver” onde seus transistores minúsculos estão falhando, no interior do dispositivo, cedo no fluxo de fabricação. Essa visibilidade deve ajudar a acelerar o ajuste de receitas de fabricação, melhorar rendimentos em chips lógicos avançados e até orientar o projeto de dispositivos quânticos altamente sensíveis a desordem em escala atômica em interfaces enterradas.

Citação: Karapetyan, S., Zeltmann, S.E., Wilk, G. et al. 3D atomic-scale metrology of strain relaxation and roughness in Gate-All-Around transistors via electron ptychography. Nat Commun 17, 3561 (2026). https://doi.org/10.1038/s41467-026-69733-1

Palavras-chave: transistores gate-all-around, ptychografia eletrônica, imagens em escala atômica, rugosidade de interface, metrologia de semicondutores