Metrologia atomica 3D di rilassamento di tensione e rugosità nei transistor Gate-All-Around tramite pettigografia elettronica

Perché i transistor microscopici necessitano di un nuovo tipo di microscopio

Ogni nuova generazione di chip informatici concentra più potenza in spazi sempre più ridotti, comprimendo componenti chiave fino a poche miliardesimi di metro. A queste scale, anche un singolo atomo fuori posto o una superficie leggermente irruvidita possono rallentare un transistor o causarne il malfunzionamento. Eppure la maggior parte degli strumenti che gli ingegneri usano per osservare i chip o non riesce a vedere singoli atomi, o non può rivelare cosa si trova sotto la superficie. Questo studio presenta un potente approccio di imaging che consente ai ricercatori di mappare strutture sepolte all’interno dei transistor di nuova generazione in tre dimensioni, atomo per atomo.

Dai commutatori piatti ai filamenti avvolgenti

Per continuare a migliorare velocità ed efficienza energetica, i produttori di chip sono passati dai transistor «planari» piatti a progetti tridimensionali gate-all-around (GAA). Nei dispositivi GAA, il canale conduttivo è modellato come un sottilissimo foglio di silicio, e il gate di controllo lo avvolge completamente attraverso strati di ossidi isolanti e materiali high‑k. Questa geometria offre un controllo eccellente sul flusso di elettroni, fondamentale nella miniaturizzazione estrema. Ma crea anche interfacce sepolte e pile complesse di materiali cristallini e vetrosi spesse solo pochi atomi. Questi confini nascosti possono ospitare rugosità, vuoti e altri difetti che influenzano fortemente le prestazioni di un transistor, eppure sono molto difficili da misurare direttamente in 3D con i metodi esistenti.

Limiti degli strumenti di imaging attuali

I microscopi elettronici tradizionali possono creare immagini straordinariamente nitide in due dimensioni, ma faticano a distinguere cosa sta davanti e cosa sta dietro in campioni spessi. Quando gli elettroni attraversano molti strati atomici, i loro percorsi si piegano e si disperdono in modi complessi, generando contrasti fuorvianti e sfocature di profondità. Altri strumenti, come la tomografia a raggi X o la tomografia atomica a sonde, offrono viste tridimensionali ma o non raggiungono la risoluzione atomica o incontrano difficoltà con elementi leggeri e geometrie di dispositivo realistiche. Con lunghezze di gate sotto i 10 nanometri, questi limiti diventano critici: un piccolo vuoto all’interfaccia tra silicio e ossido, o una zona locale di tensione dove atomi sono spostati dalla loro posizione, può ridurre drasticamente la mobilità degli elettroni e spostare la tensione di funzionamento di un transistor.

Un nuovo modo di vedere l’interno: la pettigografia elettronica

Gli autori dimostrano un metodo di imaging computazionale chiamato pettigografia elettronica multislice che supera molti di questi ostacoli. Invece di formare direttamente un’immagine, il microscopio scansiona una sonda leggermente defocalizzata e sovrapposta attraverso una sottile sezione del dispositivo registrando un pattern di diffrazione completo in ogni posizione. Questi dati quadridimensionali codificano come il fronte d’onda elettronico cambia passando attraverso il campione. Utilizzando algoritmi avanzati e un modello realistico di come gli elettroni si propagano slice dopo slice, il metodo ricostruisce il potenziale elettrostatico tridimensionale del dispositivo con risoluzione laterale prossima alla scala atomica e risoluzione in profondità a scala nanometrica. È cruciale che catturi fedelmente sia atomi leggeri come silicio e ossigeno sia atomi più pesanti come l’afnio, correggendo al contempo la diffusione multipla che affligge gli approcci convenzionali.

Osservare interfacce, rugosità e tensione in 3D

Applicata a strutture di prova GAA prototipali, questa tecnica rivela caratteristiche sepolte che i metodi precedenti sfocavano o perdevan o del tutto. Le ricostruzioni mostrano difetti di impilamento nel canale cristallino di silicio, pinhole dove l’ossido di afnio invade il canale e spigoli a gradini al confine silicio–ossido. Tracciando migliaia di singoli atomi in profondità, gli autori quantificano come la rete di silicio si rilassa gradualmente da un arrangiamento teso e deformato vicino all’interfaccia verso una struttura più regolare, simile al bulk, al centro di un canale spesso solo circa 5 nanometri. Riscontrano che approssimativamente il 40 percento del silicio in questi canali stretti rimane in uno stato teso, una frazione significativa per il trasporto elettronico. Misurano inoltre direttamente quanto siano ruvide le interfacce sepolte e come tale rugosità sia correlata lungo il canale, rivelando differenze chiare tra superfici superiore e inferiore che riflettono la storia di crescita di ciascuna interfaccia.

Cosa significa per chip più veloci e affidabili

Poiché il metodo fornisce misure tridimensionali reali a scala atomica di rugosità e tensione, offre gli input di mondo reale di cui i progettisti di dispositivi hanno bisogno per simulazioni accurate. Usando modelli semplici, gli autori stimano che le interfacce ruvide e ricche di difetti in questi primi dispositivi di prova GAA potrebbero ridurre la mobilità degli elettroni di fattori che vanno da qualche unità fino a decine rispetto a un’interfaccia di riferimento più liscia. Ugualmente importante, il flusso di lavoro — dalla preparazione del campione all’ottenimento di una ricostruzione 3D — può essere completato in pochi giorni e utilizza microscopi elettronici standard dotati di rilevatori pixelati moderni. Ciò lo rende pratico come strumento di feedback durante lo sviluppo dei processi. In termini semplici, questo lavoro mostra che gli ingegneri possono ora «vedere» dove i loro transistor microscopici sbagliano, nelle profondità del dispositivo, già nelle prime fasi della produzione. Questa visibilità dovrebbe aiutare ad accelerare la messa a punto delle ricette di fabbricazione, migliorare i rendimenti nei chip logici avanzati e persino guidare la progettazione di dispositivi quantistici sensibili al disordine atomico alle interfacce sepolte.

Citazione: Karapetyan, S., Zeltmann, S.E., Wilk, G. et al. 3D atomic-scale metrology of strain relaxation and roughness in Gate-All-Around transistors via electron ptychography. Nat Commun 17, 3561 (2026). https://doi.org/10.1038/s41467-026-69733-1

Parole chiave: transistor gate-all-around, pettigografia elettronica, imaging a scala atomica, rugosità delle interfacce, metrologia dei semiconduttori