Metrología atómica 3D de la relajación de tensión y la rugosidad en transistores Gate-All-Around mediante ptychografía electrónica

Por qué los transistores diminutos necesitan un nuevo tipo de microscopio

Cada nueva generación de chips agrupa más potencia en menos espacio, reduciendo componentes clave hasta apenas unos pocos millonésimos de milímetro. A estas escalas, incluso un solo átomo desplazado o una superficie ligeramente rugosa puede ralentizar un transistor o provocar su fallo. Sin embargo, la mayoría de las herramientas que usan los ingenieros para inspeccionar los chips o bien no pueden ver átomos individuales o bien no pueden revelar lo que hay bajo la superficie. Este estudio presenta un enfoque de imagen potente que permite a los investigadores mapear estructuras enterradas dentro de los transistores de próxima generación en tres dimensiones, átomo por átomo.

De conmutadores planos a conductores envolventes

Para seguir mejorando la velocidad y la eficiencia energética, los fabricantes de chips han pasado de transistores planos «planar» a diseños tridimensionales gate-all-around (GAA). En los dispositivos GAA, el canal conductor tiene la forma de una lámina de silicio ultrafina y la puerta de control lo rodea completamente a través de capas de óxidos aislantes y materiales de alta constante dieléctrica (high‑k). Esta geometría ofrece un control excelente sobre el flujo de electrones, algo crucial en la miniaturización extrema. Pero también genera interfaces enterradas y pilas complejas de materiales cristalinos y amorfos de apenas unos átomos de espesor. Estos límites ocultos pueden presentar rugosidad, vacíos y otros defectos que influyen de forma decisiva en el rendimiento del transistor, y sin embargo son muy difíciles de medir directamente en 3D con los métodos existentes.

Límites de las herramientas de imagen actuales

Los microscopios electrónicos tradicionales pueden generar imágenes muy nítidas en dos dimensiones, pero les cuesta distinguir qué está delante y qué está detrás en muestras gruesas. Al atravesar muchas capas atómicas, los electrones desvían su trayectoria y se dispersan de formas complejas, creando contrastes engañosos y difuminando la profundidad. Otras técnicas, como la tomografía de rayos X o la tomografía por sonda atómica, ofrecen vistas tridimensionales pero o bien carecen de resolución atómica o bien tienen problemas con elementos ligeros y geometrías de dispositivo realistas. A medida que las longitudes de puerta se reducen por debajo de 10 nanómetros, estas limitaciones se vuelven críticas: un pequeño vacío en la interfaz entre el silicio y su óxido, o una zona local de tensión donde los átomos se desplazan de su posición, puede reducir drásticamente la movilidad electrónica y desplazar el voltaje de operación de un transistor.

Una nueva forma de ver en el interior: ptychografía electrónica

Los autores demuestran un método de imagen computacional llamado ptychografía electrónica multislice que supera muchas de estas barreras. En lugar de formar directamente una imagen, el microscopio barre una sonda ligeramente desenfocada y superpuesta a lo largo de una sección delgada del dispositivo mientras registra un patrón de difracción completo en cada posición. Estos datos en cuatro dimensiones codifican cómo cambia el frente de onda electrónico al atravesar la muestra. Con algoritmos avanzados y un modelo realista de cómo los electrones se propagan slice a slice, el método reconstruye el potencial electrostático tridimensional del dispositivo con resolución lateral cercana a la atómica y resolución en profundidad a escala nanométrica. Y lo más importante: captura fielmente tanto átomos ligeros como silicio y oxígeno como átomos más pesados como el hafnio, corrigiendo la dispersión múltiple que afecta a los enfoques convencionales.

Observar interfaces, rugosidad y tensión en 3D

Aplicada a estructuras de prueba GAA prototipo, esta técnica revela características enterradas que los métodos anteriores difuminaban o pasaban por alto por completo. Las reconstrucciones muestran fallos de apilamiento en el canal de silicio cristalino, poros donde el óxido de hafnio invade el canal y bordes escalonados en la frontera silicio‑óxido. Al seguir miles de átomos individuales a lo largo de la profundidad, los autores cuantifican cómo la red de silicio se relaja gradualmente desde un arreglo distorsionado y en tensión cerca de la interfaz hacia una estructura más regular, similar al material a granel, en el centro de un canal de apenas unos 5 nanómetros de espesor. Encuentran que alrededor del 40 por ciento del silicio en estos canales estrechos permanece en un estado de tensión, una fracción significativa para el transporte electrónico. También miden directamente cuán rugosas son las interfaces enterradas y cómo esa rugosidad está correlacionada a lo largo del canal, revelando diferencias claras entre las superficies superior e inferior que reflejan la historia de crecimiento de cada interfaz.

Qué implica para chips más rápidos y fiables

Como el método proporciona mediciones tridimensionales reales a escala atómica de la rugosidad y la tensión, aporta los datos del mundo real que los diseñadores de dispositivos necesitan para simulaciones precisas. Con modelos simples, los autores estiman que las interfaces rugosas y ricas en defectos en estos primeros dispositivos de prueba GAA podrían reducir la movilidad electrónica por factores de varios hasta decenas en comparación con una interfaz de referencia más lisa. Igualmente importante, el flujo de trabajo —desde la preparación de la muestra hasta la obtención de una reconstrucción 3D— puede completarse en pocos días y emplea microscopios electrónicos estándar equipados con detectores pixelados modernos. Eso lo hace práctico como herramienta de retroalimentación durante el desarrollo de procesos. En términos sencillos, este trabajo demuestra que los ingenieros pueden ahora «ver» dónde fallan sus transistores diminutos, en lo profundo del dispositivo y temprano en la cadena de fabricación. Esa visibilidad debería ayudar a acelerar el ajuste de recetas de fabricación, mejorar los rendimientos en chips lógicos avanzados e incluso orientar el diseño de dispositivos cuánticos que son muy sensibles al desorden a escala atómica en interfaces enterradas.

Cita: Karapetyan, S., Zeltmann, S.E., Wilk, G. et al. 3D atomic-scale metrology of strain relaxation and roughness in Gate-All-Around transistors via electron ptychography. Nat Commun 17, 3561 (2026). https://doi.org/10.1038/s41467-026-69733-1

Palabras clave: transistores gate-all-around, ptychografía electrónica, imágenes a escala atómica, rugosidad de interfaces, metrología de semiconductores