3D-atomare Metrologie von Spannungsrelaxation und Rauheit in Gate-All-Around-Transistoren mittels Elektronen-Ptychographie

Warum winzige Transistoren ein neues Mikroskop brauchen

Mit jeder neuen Chip‑Generation wird mehr Rechenleistung auf engem Raum untergebracht, wobei zentrale Bauteile auf nur wenige Milliardstel Meter schrumpfen. In diesen Größenordnungen kann schon ein fehlplatziertes Atom oder eine leicht raue Oberfläche einen Transistor verlangsamen oder zum Ausfall bringen. Die meisten Werkzeuge, mit denen Ingenieure in Chips hineinsehen, können jedoch entweder keine einzelnen Atome auflösen oder nicht zeigen, was unter der Oberfläche liegt. Diese Studie stellt einen leistungsfähigen Bildgebungsansatz vor, der Forschenden erlaubt, begrabene Strukturen in zukünftigen Transistoren dreidimensional, Atom für Atom, abzubilden.

Von flachen Schaltern zu rundum umschlossenen Leitern

Um Geschwindigkeit und Energieeffizienz weiter zu steigern, haben Chip-Hersteller von flachen „planaren“ Transistoren auf dreidimensionale Gate‑All‑Around‑(GAA‑)Designs umgestellt. Bei GAA‑Bauelementen ist der leitende Kanal als ultradünne Siliziumschicht ausgeführt, und das Steuergate umschließt ihn vollständig durch Schichten aus isolierenden Oxiden und High‑k‑Materialien. Diese Geometrie bietet exzellente Kontrolle über den Elektronenfluss, was bei extremer Miniaturisierung entscheidend ist. Sie erzeugt jedoch auch begrabene Grenzflächen und komplexe Stapel aus kristallinen und glasartigen Materialien, die nur wenige Atome dick sind. An diesen versteckten Grenzen können Rauheiten, Hohlräume und andere Defekte auftreten, die die Transistorleistung stark beeinflussen — und sie lassen sich mit vorhandenen Methoden kaum direkt in 3D messen.

Grenzen heutiger Bildgebungswerkzeuge

Konventionelle Elektronenmikroskope liefern in zwei Dimensionen sehr scharfe Bilder, tun sich aber schwer damit, bei dicken Proben Vorder‑ und Hintergrund zu unterscheiden. Wenn Elektronen viele atomare Schichten durchlaufen, werden ihre Bahnen komplex abgelenkt und gestreut, was irreführende Kontraste und Tiefenunschärfe erzeugt. Andere Verfahren wie Röntgen‑Tomographie oder Atomsonden‑Tomographie liefern zwar 3D‑Ansichten, fehlen aber entweder die atomare Auflösung oder sie haben Probleme mit leichten Elementen und realistischen Gerätegeometrien. Wenn Gate‑Längen unter 10 Nanometer fallen, werden diese Einschränkungen kritisch: Eine winzige Hohlstelle an der Grenzfläche zwischen Silizium und Oxid oder ein lokaler Bereich mit Spannung, in dem Atome aus ihrer Position gezogen sind, kann die Elektronenbeweglichkeit stark reduzieren und die Betriebsspannung eines Transistors verschieben.

Eine neue Art, ins Innere zu sehen: Elektronen‑Ptychographie

Die Autorinnen und Autoren zeigen eine rechnergestützte Bildgebungsmethode namens multislice Elektronen‑Ptychographie, die viele dieser Hindernisse überwindet. Anstatt direkt ein Bild zu erzeugen, scannt das Mikroskop eine leicht defokussierte, überlappende Sonde über einen dünnen Querschnitt des Bauteils und zeichnet an jeder Position ein vollständiges Beugungsmuster auf. Diese vierdimensionalen Daten kodieren, wie sich die Elektronenwellenfront beim Durchgang durch die Probe verändert. Mit fortgeschrittenen Algorithmen und einem realistischen Modell der schichtweisen Elektronenfortpflanzung rekonstruiert die Methode das dreidimensionale elektrostatische Potential des Bauteils mit nahezu atomarer lateraler Auflösung und Nanometer‑Skala in der Tiefe. Entscheidend ist, dass sie sowohl leichte Atome wie Silizium und Sauerstoff als auch schwerere Elemente wie Hafnium zuverlässig abbildet und dabei Mehrfachstreuung korrigiert, die herkömmliche Ansätze beeinträchtigt.

Grenzflächen, Rauheit und Spannung in 3D beobachten

Auf Prototyp‑GAA‑Teststrukturen angewendet offenbart diese Technik begrabene Merkmale, die frühere Methoden verwischt hatten oder ganz verpassten. Die Rekonstruktionen zeigen Stapelfehler im kristallinen Siliziumkanal, Pinholes, wo Hafniumoxid in den Kanal eindringt, und stufenartige Kanten an der Silizium‑Oxid‑Grenzfläche. Durch das Verfolgen von Tausenden einzelner Atome über die Tiefe quantifizieren die Autorinnen und Autoren, wie das Siliziumgitter sich allmählich von einer in der Nähe der Grenzfläche verzerrten, gestressten Anordnung hin zu einer regelmäßigen, bulkähnlichen Struktur im Zentrum eines Kanals von nur etwa 5 Nanometern Dicke entspannt. Sie finden, dass rund 40 Prozent des Siliziums in diesen engen Kanälen in einem angespannten Zustand verbleiben — ein signifikanter Anteil für den Elektronentransport. Außerdem messen sie direkt, wie rau die begrabenen Grenzflächen sind und wie diese Rauheit entlang des Kanals korreliert ist, und decken deutliche Unterschiede zwischen oberer und unterer Oberfläche auf, die die Wachstums‑ und Herstellungs‑Historie der jeweiligen Grenzfläche widerspiegeln.

Was das für schnellere und zuverlässigere Chips bedeutet

Da die Methode echte dreidimensionale, atomare Messungen von Rauheit und Spannung liefert, liefert sie die realen Eingabedaten, die Geräteentwickler für präzise Simulationen benötigen. Anhand einfacher Modelle schätzen die Autorinnen und Autoren, dass die rauen und defektreichen Grenzflächen in diesen frühen GAA‑Testgeräten die Elektronenbeweglichkeit im Vergleich zu einer glatteren Referenzoberfläche um Faktoren von mehreren bis zu mehreren Dutzend reduzieren könnten. Ebenso wichtig ist, dass der gesamte Arbeitsablauf — von der Probenvorbereitung bis zur 3D‑Rekonstruktion — in wenigen Tagen durchführbar ist und Standard‑Elektronenmikroskope mit modernen pixelbasierten Detektoren verwendet. Das macht die Methode als Feedback‑Werkzeug während der Prozessentwicklung praktisch einsetzbar. In einfachen Worten zeigt diese Arbeit, dass Ingenieurinnen und Ingenieure nun erkennen können, wo ihre winzigen Transistoren tief im Bauteil schiefgehen, und das früh im Fertigungsablauf. Diese Einsicht sollte helfen, Fertigungsrezepte zu optimieren, Ausbeuten in fortgeschrittenen Logikchips zu verbessern und sogar das Design von Quantenbauelementen zu leiten, die sehr empfindlich auf atomare Unordnung an begrabenen Grenzflächen reagieren.

Zitation: Karapetyan, S., Zeltmann, S.E., Wilk, G. et al. 3D atomic-scale metrology of strain relaxation and roughness in Gate-All-Around transistors via electron ptychography. Nat Commun 17, 3561 (2026). https://doi.org/10.1038/s41467-026-69733-1

Schlüsselwörter: gate-all-around-Transistoren, Elektronen-Ptychographie, atomare Bildgebung, Grenzflächenrauheit, Halbleiter-Metrologie