電子パイチグラフィーによるゲート全周型トランジスタのひずみ緩和と表面粗さの3次元原子スケール計測

なぜ微小トランジスタに新しいタイプの顕微鏡が必要なのか

世代ごとにコンピュータチップはより多くの性能を小さな面積に詰め込み、重要な構成要素は数ナノメートルあるいはそれ以下のスケールにまで縮小されています。このサイズ領域では、わずか一個のずれた原子やわずかな表面粗さがトランジスタの速度を落としたり故障を引き起こしたりします。しかし、エンジニアがチップ内部を覗くために使う多くのツールは、個々の原子を見分けられなかったり、表面の下にある構造を明らかにできなかったりします。本研究は、次世代トランジスタ内部の埋もれた構造を三次元で原子単位にマッピングできる強力なイメージング手法を紹介します。

平面スイッチから周回ゲートへ

速度とエネルギー効率の向上を維持するために、チップメーカーは平坦な「平面」トランジスタから三次元のゲート全周（GAA）設計へシフトしてきました。GAAデバイスでは、導電チャネルが極薄のシリコンシートとして形作られ、制御ゲートが絶縁酸化膜や高誘電率材料の層を介してチャネルを完全に包み込みます。この形状は電子の流れを極めて精密に制御でき、極端な微細化では不可欠です。しかし同時に、埋もれた界面や結晶性材料とガラス状材料が数原子厚で積層した複雑なスタックを生み、それらの隠れた境界には粗さ、空孔、その他の欠陥が存在しやすく、トランジスタの性能に強く影響する一方で、既存の手法では三次元で直接測定するのが非常に困難です。

現在のイメージングツールの限界

従来の電子顕微鏡は二次元で非常に鮮明な像を作れますが、厚い試料では手前と奥を見分けるのが苦手です。電子が多数の原子層を通過する際に経路が曲がり散乱するため、錯綜したコントラストや奥行きのぼやけが生じます。X線トモグラフィーや原子プローブトモグラフィーのような他の手法は三次元像を提供しますが、原子分解能に欠けたり、軽元素や実デバイスの幾何に対応しにくかったりします。ゲート長が10ナノメートル以下に縮むと、これらの短所は重大になります。シリコンと酸化膜の界面にあるわずかな空孔や、原子が位置から引き離されて生じる局所的なひずみは、電子移動度を劇的に下げたりトランジスタの動作電圧を変動させたりします。

内部を覗く新しい方法：電子パイチグラフィー

著者らは、マルチスライス電子パイチグラフィーと呼ばれる計算イメージング法を示しています。この手法は多くの障害を克服します。像を直接形成する代わりに、顕微鏡はわずかに焦点を外した重なり合うプローブを試料の薄い断面上で走査し、各位置で完全な回折パターンを記録します。これらの四次元データは、電子波面が試料を通過する際にどのように変化するかを符号化しています。高度なアルゴリズムとスライスごとの電子伝播の現実的なモデルを用いることで、この方法はデバイスの三次元静電ポテンシャルをほぼ原子横方向分解能とナノメートル深さ分解能で再構成します。重要なのは、シリコンや酸素のような軽元素からハフニウムのような重元素まで忠実に捉え、従来手法を悩ませてきた多重散乱を補正する点です。

界面、粗さ、ひずみを3次元で観る

試作GAAテスト構造に適用すると、この技術は従来の手法でぼやけたり見落とされた埋もれた特徴を明らかにします。再構成像は、結晶シリコンチャネルの積層欠陥、ハフニウム酸化物がチャネルに食い込んだピンホール、シリコン–酸化物境界の段差状エッジなどを示します。深さ方向にわたって数千個の個別原子を追跡することで、著者らはシリコン格子が界面近傍の歪んだ配列から、チャネル中央のより規則的でバルクに近い構造へ徐々に緩和していく様子を定量化しています。このチャネルはわずか約5ナノメートルの厚さですが、そのうち約40％のシリコンが歪んだ状態のままで残っており、電子輸送にとっては重要な割合です。また、埋もれた界面の粗さとそのチャネル沿いでの相関も直接測定し、上下の表面で成長履歴の違いを反映する明確な差異を明らかにしています。

高速かつ信頼性の高いチップへの意味

この手法は粗さとひずみを真の三次元かつ原子スケールで測定できるため、デバイス設計者が正確なシミュレーションに用いる現実的な入力を提供します。単純なモデルを用いて著者らは、これら初期のGAAテストデバイスに見られる粗く欠陥の多い界面が、より滑らかな参照界面と比べて電子移動度を数倍から数十倍にわたって低下させうると推定しています。同様に重要なのは、サンプル準備から3D再構成の取得までのワークフローが数日で完了でき、近代的なピクセル検出器を備えた標準的な電子顕微鏡で実行可能である点です。これはプロセス開発中のフィードバックツールとして実用的であることを意味します。簡潔に言えば、本研究はエンジニアが製造工程の早い段階でデバイス内部のどこに問題があるかを“見る”ことを可能にし、その可視性が製造レシピの最適化を加速し、先進ロジックチップの歩留まりを改善し、埋もれた界面の原子スケールの無秩序に敏感な量子デバイスの設計指針にもなることを示しています。

引用: Karapetyan, S., Zeltmann, S.E., Wilk, G. et al. 3D atomic-scale metrology of strain relaxation and roughness in Gate-All-Around transistors via electron ptychography. Nat Commun 17, 3561 (2026). https://doi.org/10.1038/s41467-026-69733-1

キーワード: ゲート全周型トランジスタ, 電子パイチグラフィー, 原子スケールイメージング, 界面粗さ, 半導体計測