0.18 μm CMOSプロセスでの二段フラッシュ構造を持つ省エネFlash-SAR ADC

なぜ高速で省エネのチップが重要なのか

電話で動画をストリーミングしたり、スマートセンサーが心拍を検出したり、AIチップがウェイクワードを待ち受けたりするとき、微細な回路が実世界の信号—電圧や電流—をデジタルなビット列に変換しなければなりません。これらの翻訳器、つまりアナログ‑デジタル変換器（ADC）は、デバイスが世界をどれだけ速くかつ効率よく認識できるかの制約になることが多いです。本稿は、非常に速くデータを取り込みつつ消費電力を抑えることを目標とした新しい変換器設計を紹介します。この組み合わせは、多くの接続機器、医療機器、AIシステムに恩恵をもたらす可能性があります。

波形を数値に変える

現代の電子機器の中心には、なめらかなアナログ波形をシャープな0と1の列に変換するという一見単純だが要求が高い作業があります。主に二つの古典的アプローチが存在します。一つは非常に高速で知られ、入力信号を多数の固定レベルと同時に比較する方式で、審判が一斉に得点カードを掲げるようなものです。速度は速いものの電力とチップ面積を多く消費します。もう一つは段階的に絞り込む方式で、ハードウェアとエネルギーはずっと節約できますが、非常に高速な信号には追従しにくいのが通常です。高速性と効率を両立させるためには、これら二つの長所を組み合わせることが求められます。

両者の長所を取るハイブリッドな道

本稿で述べる仕事は、成熟したプロセスで動作する8ビットの変換器に両方式を組み合わせています。回路の前段は小さく高速なステージで信号のおおまかな値を取り、後段はエネルギー節約型の段階的なステージで結果を精密化します。こうして役割を分担することで、常時動作する多数の比較回路を避けつつも、入力信号に一瞬で応答できます。精密なタイミング制御によって前段の粗い結果を後段へ渡し、比較シーケンスを無駄なクロックサイクルなしに進行させます。

内部で働く賢い構成要素

前段をコンパクトかつ効率的にするために、著者は巧妙な二段構造を採用しています。入力を一度に16レベルで比較する代わりに、まず信号がレンジのどの大きな四分位に入るかを判定し、次にその小さな領域内で詳しく比較します。この工夫により比較ブロック数は16から6に削減されます。これらのブロック自体は、定常電流を消費しない“フローティング”インバータ増幅器を中心に構成され、動作の瞬間のみ電力を引き出します。さらに二つの比較ステップが同じ内部ストレージ部品を共有できるようにして、シリコン面積を削減しつつ速度を損ないません。

穏やかなエネルギーでの微調整

粗い値が得られた後、後段はキャパシタの配列を用いて基準電圧の周りをスイングさせる形で4回の迅速な微調整を行います。このスイッチング様式は充放電ごとに失われるエネルギーを減らし、多くの変換器で大きなコストとなる損失を低減します。この段階の慎重に設計された比較ブロックは、小さな電圧差を二段で増幅して、ノイズや不要なキックバックを抑えつつ高速に応答できるようにします。製造ばらつき、温度、電源電圧の違いにわたるシミュレーションでも、広帯域の電気ノイズに晒されても回路が精度をよく保つことが示されています。

実世界への影響を示す数値

詳細なコンピュータモデルで試験したところ、新しい変換器は理想的な8ビットに近い実効分解能を達成しつつ、消費電力は約0.004ワット強に抑えられました。同程度のサイズの従来設計と比べると、非常に高速な従来型に対して有効分解能でおおよそ1ビット分の余剰を得ており、同プロセスの純粋に段階的な設計より約2,500倍高速に動作します。全体効率スコアもほぼ10倍向上しています。日常的な意義としては、このアプローチを用いた将来の無線機、センサー、AIアクセラレータは、バッテリー消費を増やさずにより高精細で高速な信号を取り込めるようになり、スマートデバイスをより高性能で持続可能にする手助けとなるでしょう。

引用: Xue, S. An energy-efficient Flash-SAR ADC with two-step flash structure in a 0.18 μm CMOS process. Sci Rep 16, 13677 (2026). https://doi.org/10.1038/s41598-026-43435-6

キーワード: アナログ-デジタル変換器, 低消費電力エレクトロニクス, ミックスドシグナル回路, モノのインターネット, 高速データ取得