Un ADC Flash‑SAR économe en énergie avec structure flash en deux étapes dans un procédé CMOS 0,18 μm

Pourquoi des puces plus rapides et plus économes comptent

Chaque fois que votre téléphone diffuse une vidéo, qu’un capteur intelligent suit votre rythme cardiaque, ou qu’une puce d’IA écoute un mot‑réveil, de petits circuits doivent traduire des signaux du monde réel — tensions et courants — en bits numériques. Ces traducteurs, appelés convertisseurs analogique‑numérique, fixent souvent les limites de la rapidité et de l’efficacité avec lesquelles les appareils perçoivent et comprennent leur environnement. Cet article présente une nouvelle architecture de convertisseur qui vise à capturer les données très rapidement tout en consommant peu d’énergie, une combinaison susceptible de profiter à de nombreux objets connectés, dispositifs médicaux et systèmes d’IA.

Transformer des ondes en nombres

Au cœur de l’électronique moderne se trouve une tâche simple mais exigeante : convertir des signaux analogiques lisses en suites nettes de zéros et de uns. Deux approches classiques dominent. L’une, connue pour sa vitesse fulgurante, compare le signal d’entrée à de nombreux niveaux fixes simultanément, comme des dizaines de juges levant des cartons en un instant ; cela la rend rapide mais gourmande en énergie et en surface de puce. L’autre, plus sobre, procède étape par étape, affinant la valeur sur plusieurs cycles ; elle utilise bien moins de matériel et d’énergie mais peine généralement à suivre des signaux très rapides. Concevoir un convertisseur à la fois rapide et efficace implique de combiner les forces de ces deux mondes.

Une voie hybride qui choisit le meilleur des deux

Le travail décrit ici combine les deux approches en un seul convertisseur huit bits capable de fonctionner à 100 millions de conversions par seconde dans un procédé de fabrication mature. L’avant du circuit utilise une petite étape rapide pour saisir une valeur approximative du signal, tandis que l’arrière recourt à une étape pas‑à‑pas économe en énergie pour affiner le résultat. En répartissant le travail de cette manière, le design évite des centaines de comparateurs toujours actifs tout en réagissant au signal d’entrée en un seul instant. Un contrôle temporel soigné transmet le résultat grossier de la première étape à la seconde et orchestre la séquence de comparaisons sans gaspiller de cycles d’horloge.

Des blocs de construction plus intelligents sous le capot

Pour rendre l’étage d’entrée rapide à la fois compact et efficace, l’auteur utilise une structure astucieuse en deux étapes. Plutôt que de comparer l’entrée à seize niveaux simultanément, le circuit décide d’abord dans quel quart large de l’échelle se situe le signal, puis zoome et compare à l’intérieur de cette région plus petite. Cette astuce réduit le nombre de blocs de comparaison de seize à six. Ces blocs eux‑mêmes sont construits autour d’un amplificateur inverseur « flottant » qui ne consomme pas de courant permanent, ne tirant de l’énergie que pendant de brefs instants d’action. Le design permet même à deux étapes de comparaison de partager les mêmes éléments de stockage internes, réduisant encore l’empreinte silicium sans ralentir le fonctionnement.

Affinage fin avec une consommation d’énergie douce

Une fois la valeur approximative connue, le second étage effectue quatre rapides étapes de raffinement en utilisant un réseau de condensateurs qui bascule autour d’un niveau de tension central. Ce style d’armement réduit l’énergie perdue à chaque charge/décharge, coût majeur dans de nombreux convertisseurs. Un bloc de comparaison soigneusement conçu à ce stade amplifie les petites différences de tension en deux paliers, aidant à contenir le bruit et les retours indésirables tout en restant réactif. Des simulations couvrant différentes conditions de fabrication, températures et tensions d’alimentation montrent que le circuit conserve bien sa précision, même en présence de bruit électrique à large bande.

Ce que disent les chiffres sur l’impact réel

Testé dans des modèles informatiques détaillés, le nouveau convertisseur atteint une précision effective proche de ses huit bits idéaux tout en consommant un peu plus de quatre millièmes de watt. Par rapport à des conceptions antérieures de taille similaire, il gagne environ un bit utile supplémentaire par rapport à un convertisseur très rapide traditionnel et fonctionne environ 2 500 fois plus vite qu’un design purement pas‑à‑pas dans le même procédé, tout en améliorant un score d’efficacité global d’environ un facteur dix. En termes concrets, cela signifie que les futures radios, capteurs et accélérateurs d’IA basés sur cette approche pourraient capturer des signaux plus riches à des vitesses plus élevées sans vider les batteries aussi vite, aidant les appareils intelligents à devenir à la fois plus performants et plus durables.

Citation: Xue, S. An energy-efficient Flash-SAR ADC with two-step flash structure in a 0.18 μm CMOS process. Sci Rep 16, 13677 (2026). https://doi.org/10.1038/s41598-026-43435-6

Mots-clés: convertisseurs analogique‑numérique, électronique basse consommation, circuits mixtes, internet des objets, acquisition de données à haute vitesse