Conceptions de multiplicateurs signés imprécis basées sur FPGA pour des applications de traitement d’image haute performance

Des mathématiques plus intelligentes pour des images plus nettes

Chaque photo numérique repose sur des milliards de petits calculs effectués en arrière-plan. Beaucoup de ces calculs sont des multiplications, et les exécuter rapidement et efficacement est essentiel pour les appareils photo, les téléphones et les dispositifs embarqués. Cet article examine comment autoriser volontairement de petites erreurs contrôlées dans ces multiplications afin d’économiser de l’énergie et du matériel, tout en produisant des images qui paraissent pratiquement identiques à l’œil humain.

Pourquoi l’imparfait peut suffire

Toute computation n’a pas besoin d’être parfaite pour être utile. Dans le traitement d’images et de signaux, le résultat final est observé par des personnes qui, en général, ne perçoivent pas l’effet de très petites erreurs numériques. Cette idée, appelée informatique approximative, échange un peu de précision mathématique contre d’importants gains en vitesse, économies d’énergie et réduction de surface de puce. La multiplication est l’une des opérations les plus coûteuses dans ces systèmes, et les conceptions traditionnelles visent l’exactitude au prix d’un coût matériel élevé. Les auteurs se concentrent sur la création de multiplicateurs qui traitent à la fois des nombres positifs et négatifs (multiplicateurs signés) et sont adaptés à une plateforme de puce reprogrammable populaire connue sous le nom de FPGA. Les multiplicateurs approximatifs existants ont été principalement conçus pour des puces personnalisées et pour des nombres non signés, ils ne se traduisent donc pas bien vers des systèmes d’imagerie réels qui dépendent fortement de l’arithmétique signée.

Briques de base à l’intérieur d’une puce reprogrammable

Les FPGA modernes sont constitués d’unités répétées appelées tables de consultation (lookup tables) et de chaînes de retenue rapides particulièrement efficaces pour effectuer des additions. Les auteurs analysent d’abord comment un multiplicateur signé exact sur 8 bits peut être assemblé à partir de ces blocs. Ils examinent soigneusement le schéma interne des opérations pour repérer des structures répétées ou inutiles, comme la logique dupliquée et des extensions excessives des bits de signe. En réorganisant la conception, en fusionnant des parties similaires et en éliminant des bits de produit jamais nécessaires en raison de la plage d’entrée limitée, ils créent un multiplicateur « exact » épuré qui utilise déjà moins de portes logiques et des chemins de signal plus courts à travers la puce. Cette base optimisée sert ensuite de fondation pour leurs conceptions approximatives.

Deux variantes de multiplicateurs approximatifs

À partir de cette base optimisée, les auteurs présentent deux multiplicateurs signés approximatifs sur 8 bits. Les deux reposent sur une idée simple : les bits de poids faible de la sortie contribuent le moins à la qualité d’image, ils peuvent donc être simplifiés ou fixés sans impact visuel notable. Dans la Conception Approximative 1, les sept bits de sortie de poids les plus faibles ne sont pas calculés exactement, mais leurs signaux de retenue internes sont toujours générés et gérés avec attention. Une recherche parmi de nombreuses possibilités sélectionne des valeurs constantes pour ces bits faibles qui maintiennent l’erreur moyenne faible. La Conception Approximative 2 va plus loin : elle supprime à la fois les bits de sortie faibles et leurs retenues locales, réduisant fortement la quantité de matériel. Dans les deux cas, la structure est ensuite remodelée pour regrouper plusieurs petites opérations dans chaque table de consultation et les aligner avec les chaînes de retenue rapides, ce qui aboutit à des « netlists » compactes qui se cartographient efficacement sur la matrice FPGA.

Performance, énergie et qualité d’image

Les deux conceptions sont testées de manière approfondie sur un FPGA Xilinx Virtex-7 et comparées à de nombreux multiplicateurs approximatifs existants. Les auteurs mesurent le nombre de tables de consultation utilisées, la longueur du chemin de signal le plus lent et la consommation de puissance dynamique des conceptions. Ils simulent également de façon exhaustive toutes les combinaisons d’entrée pour quantifier l’erreur moyenne et l’erreur maximale de multiplication. Les deux nouveaux multiplicateurs atteignent un meilleur équilibre entre ces facteurs que les approches concurrentes : ils utilisent moins de ressources, ont des délais plus courts et consomment moins d’énergie pour des erreurs moyennes similaires voire plus faibles. La conception la plus grossière, la Conception Approximative 2, utilise le moins de matériel et d’énergie, au prix d’une erreur maximale plus importante, tandis que la Conception Approximative 1 offre des bornes d’erreur plus strictes avec une utilisation de ressources légèrement supérieure. Pour démontrer l’impact réel, les auteurs intègrent ces multiplicateurs dans deux tâches courantes de traitement d’image — le mélange d’images et le lissage — et évaluent la sortie avec des mesures standard de qualité visuelle. Dans les deux tâches, les images résultantes restent très proches de celles produites par un multiplicateur exact, avec des rapports signal sur bruit de crête élevés et des scores de similarité structurelle, sans dégradation évidente pour des observateurs humains.

Ce que cela signifie pour les appareils de tous les jours

Ce travail montre qu’une arithmétique « suffisamment bonne » conçue avec soin peut réduire significativement la taille et la consommation d’énergie du matériel reprogrammable tout en préservant la qualité d’image. En exploitant la tolérance naturelle des images aux petites erreurs numériques et en adaptant la conception aux blocs constitutifs spécifiques des FPGA, les auteurs créent des multiplicateurs signés qui sont à la fois rapides et économes. Pour les appareils photo futurs, les systèmes de vision embarqués ou les accélérateurs d’IA qui doivent fonctionner dans des budgets stricts d’énergie et de coût, de tels multiplicateurs approximatifs offrent une façon pratique d’extraire davantage de performances sans sacrifier ce qui compte le plus : l’apparence finale de l’image pour l’œil humain.

Citation: Hassan, J., Khurshid, B., Banday, S.A. et al. FPGA-based imprecise signed multiplier designs for high-performance image processing applications. Sci Rep 16, 10084 (2026). https://doi.org/10.1038/s41598-026-40524-4

Mots-clés: informatique approximative, multiplicateurs FPGA, matériel de traitement d’image, conception basse consommation, arithmétique signée