FPGA-basierte ungenaue Vorzeichen-Multiplizierer für leistungsfähige Bildverarbeitungsanwendungen

Schlauere Mathematik für schärfere Bilder

Jedes digitale Foto beruht auf Milliarden winziger Berechnungen im Hintergrund. Viele dieser Berechnungen sind Multiplikationen, und sie schnell und effizient auszuführen, ist entscheidend für Kameras, Telefone und eingebettete Geräte. Dieses Paper untersucht, wie man gezielt sehr kleine, kontrollierte Fehler bei diesen Multiplikationen zulassen kann, um Energie und Hardware zu sparen, während die resultierenden Bilder für das menschliche Auge praktisch identisch bleiben.

Warum Unvollkommenheit oft ausreicht

Nicht jede Berechnung muss perfekt sein, um nützlich zu sein. In der Bild- und Signalverarbeitung wird das Endergebnis von Menschen betrachtet, die sehr kleine numerische Fehler meist nicht wahrnehmen. Diese Idee, bekannt als approximate computing, tauscht etwas mathematische Genauigkeit gegen große Vorteile bei Geschwindigkeit, Energieeinsparung und reduziertem Chip-Flächenbedarf. Multiplikation ist eine der teuersten Operationen in solchen Systemen, und traditionelle Entwürfe zielen auf exakte Ergebnisse mit hohem Hardwareaufwand. Die Autoren konzentrieren sich auf den Bau von Multiplikatoren, die sowohl positive als auch negative Zahlen verarbeiten (Vorzeichen-Multiplizierer) und auf eine weit verbreitete rekonfigurierbare Chipplattform namens FPGA zugeschnitten sind. Bestehende approximative Multiplikatoren wurden überwiegend für kundenspezifische Chips und für vorzeichenlose Zahlen entwickelt, daher lassen sie sich nicht gut auf reale Bildverarbeitungssysteme übertragen, die stark auf Vorzeichen-Arithmetik angewiesen sind.

Bausteine innerhalb eines rekonfigurierbaren Chips

Moderne FPGAs bestehen aus wiederholten Einheiten, sogenannten Lookup-Tabellen, und schnellen Carry-Ketten, die besonders gut für Additionen geeignet sind. Die Autoren analysieren zunächst, wie ein exakter 8-Bit-Vorzeichen-Multiplizierer aus diesen Bausteinen zusammengesetzt werden kann. Sie untersuchen sorgfältig das interne Ablaufmuster, um wiederkehrende oder unnötige Strukturen zu erkennen, wie doppelte Logik und übermäßig großzügige Erweiterungen von Vorzeichenbits. Durch Umorganisation des Designs, Zusammenlegen ähnlicher Teile und Weglassen von Produktbits, die aufgrund des begrenzten Eingangsbereichs nie benötigt werden, schaffen sie einen schlanken „exakten“ Referenz-Multiplizierer, der bereits weniger Logikgatter und kürzere Signalpfade im Chip verwendet. Dieser optimierte Ausgangsentwurf dient dann als Grundlage für ihre approximativen Entwürfe.

Zwei Varianten approximativer Multiplikatoren

Aus diesem optimierten Ausgangsentwurf führen die Autoren zwei approximative 8-Bit-Vorzeichen-Multiplizierer ein. Beide beruhen auf einer einfachen Idee: Die am wenigsten signifikanten Bits der Ausgabe tragen am wenigsten zur Bildqualität bei, daher können sie vereinfacht oder festgelegt werden, ohne sichtbare Auswirkungen. Im Approximate Design 1 werden die sieben am wenigsten signifikanten Ausgabebits nicht exakt berechnet, aber ihre internen Carry-Signale werden weiterhin erzeugt und sorgfältig verwaltet. Eine Suche über viele Möglichkeiten wählt konstante Werte für diese niedrigen Bits aus, um den durchschnittlichen Fehler gering zu halten. Approximate Design 2 geht weiter: Es entfernt sowohl die niedrigen Ausgabebits als auch deren lokale Carries und reduziert so den Hardwareaufwand erheblich. In beiden Fällen wird die Struktur anschließend so umgestaltet, dass mehrere kleine Operationen in jede Lookup-Tabelle gepackt und mit den schnellen Carry-Ketten ausgerichtet werden, was zu kompakten Schaltungs-Netzlisten führt, die sich effizient auf das FPGA-Fabrikat abbilden lassen.

Leistung, Energie und Bildqualität

Die beiden Entwürfe werden umfassend auf einem Xilinx Virtex-7 FPGA getestet und mit vielen bestehenden approximativen Multiplikatoren verglichen. Die Autoren messen, wie viele Lookup-Tabellen verwendet werden, wie lang der langsamste Signalpfad ist und wie viel dynamische Leistung die Entwürfe verbrauchen. Sie simulieren außerdem alle Eingangskombinationen exhaustiv, um den durchschnittlichen und den schlimmsten Multiplikationsfehler zu quantifizieren. Beide neuen Multiplikatoren erreichen eine bessere Balance dieser Faktoren im Vergleich zu konkurrierenden Ansätzen: Sie verwenden weniger Ressourcen, haben kürzere Verzögerungen und verbrauchen weniger Energie bei ähnlichen oder sogar kleineren durchschnittlichen Fehlern. Der gröbere Entwurf, Approximate Design 2, benötigt am wenigsten Hardware und Energie, auf Kosten eines größeren Worst-Case-Fehlers, während Approximate Design 1 engere Fehlergrenzen bei etwas höherem Ressourceneinsatz bietet. Um die Praxisrelevanz zu demonstrieren, setzen die Autoren diese Multiplikatoren in zwei gängigen Bildverarbeitungsaufgaben ein—Bildüberblendung und Glättung—und bewerten die Ausgaben mit üblichen Maßen der visuellen Qualität. In beiden Aufgaben bleiben die resultierenden Bilder den von einem exakten Multiplizierer erzeugten Bildern sehr nahe, mit hohen Peak-Signal-to-Noise-Ratios und strukturellen Ähnlichkeitswerten und ohne offensichtliche Verschlechterung für menschliche Betrachter.

Was das für Alltagsgeräte bedeutet

Die Arbeit zeigt, dass sorgfältig gestaltete „gut genug“-Arithmetik die Größe und den Energieverbrauch rekonfigurierbarer Hardware deutlich reduzieren kann, ohne die Bildqualität zu beeinträchtigen. Indem sie die natürliche Toleranz von Bildern gegenüber kleinen numerischen Fehlern nutzen und das Design an die spezifischen Bausteine von FPGAs anpassen, schaffen die Autoren Vorzeichen-Multiplizierer, die sowohl schnell als auch sparsam sind. Für zukünftige Kameras, eingebettete Vision-Systeme oder KI-Beschleuniger, die innerhalb enger Leistungs- und Kostenvorgaben arbeiten müssen, bieten solche approximativen Multiplikatoren einen praktischen Weg, mehr Leistung herauszuholen, ohne das zu opfern, was letztlich am meisten zählt: wie das endgültige Bild für das menschliche Auge aussieht.

Zitation: Hassan, J., Khurshid, B., Banday, S.A. et al. FPGA-based imprecise signed multiplier designs for high-performance image processing applications. Sci Rep 16, 10084 (2026). https://doi.org/10.1038/s41598-026-40524-4

Schlüsselwörter: approximate computing, FPGA-Multiplizierer, Hardware für Bildverarbeitung, stromsparendes Design, Vorzeichen-Arithmetik