Diseños de multiplicadores con signo imprecisos basados en FPGA para aplicaciones de procesamiento de imágenes de alto rendimiento

Matemáticas más inteligentes para imágenes más nítidas

Cada foto digital que tomas depende de miles de millones de pequeños cálculos que se realizan en segundo plano. Muchos de esos cálculos son multiplicaciones, y ejecutarlos con rapidez y eficiencia es vital para cámaras, teléfonos y dispositivos integrados. Este artículo explora cómo podemos permitir deliberadamente errores diminutos y controlados en estas multiplicaciones para ahorrar energía y hardware, sin dejar de producir imágenes que se ven prácticamente idénticas al ojo humano.

Por qué lo imperfecto puede ser suficiente

No todo cálculo debe ser perfecto para resultar útil. En el procesamiento de imágenes y señales, el resultado final lo ve la gente, que normalmente no percibe el efecto de errores numéricos muy pequeños. Esta idea, llamada computación aproximada, intercambia un poco de precisión matemática por grandes ganancias en velocidad, ahorro de energía y reducción del área del chip. La multiplicación es una de las operaciones más costosas en estos sistemas, y los diseños tradicionales persiguen resultados exactos con altos costes de hardware. Los autores se centran en construir multiplicadores que manejen números positivos y negativos (multiplicadores con signo) y que estén adaptados a una plataforma reprogramable popular conocida como FPGA. Los multiplicadores aproximados existentes se diseñaron mayoritariamente para chips personalizados y para números sin signo, por lo que no se traducen bien a sistemas de imagen del mundo real que dependen en gran medida de la aritmética con signo.

Bloques fundamentales dentro de un chip reprogramable

Las FPGAs modernas están compuestas por unidades repetidas llamadas tablas de consulta y cadenas de acarreo rápidas que son especialmente buenas realizando sumas. Los autores analizan primero cómo se puede ensamblar un multiplicador con signo exacto de 8 bits a partir de estos bloques. Examinaron detenidamente el patrón interno de operaciones para detectar estructuras repetidas o innecesarias, como lógica duplicada y extensiones de bit de signo demasiado generosas. Al reorganizar el diseño, fusionar partes similares y descartar bits de producto que nunca se necesitan debido al rango limitado de entradas, crean un multiplicador «exacto» optimizado que ya utiliza menos compuertas lógicas y rutas de señal más cortas a través del chip. Esta línea base optimizada sirve luego como cimiento para sus diseños aproximados.

Dos variantes de multiplicadores aproximados

A partir de esta línea base optimizada, los autores introducen dos multiplicadores con signo aproximados de 8 bits. Ambos se basan en una idea simple: los bits menos significativos de la salida contribuyen menos a la calidad de la imagen, por lo que pueden simplificarse o fijarse sin un impacto visual apreciable. En el Diseño Aproximado 1, los siete bits menos significativos de salida no se calculan exactamente, pero sus señales internas de acarreo todavía se generan y gestionan con cuidado. Una búsqueda entre muchas posibilidades selecciona valores constantes para estos bits bajos que mantienen el error medio bajo. El Diseño Aproximado 2 va más lejos: elimina tanto los bits bajos de salida como sus acarreo locales, reduciendo considerablemente la cantidad de hardware. En ambos casos, la estructura se remodela para empaquetar múltiples operaciones pequeñas en cada tabla de consulta y alinearlas con las cadenas de acarreo rápidas, resultando en «netlists» de circuito compactos que se mapean de forma eficiente sobre la estructura de la FPGA.

Rendimiento, energía y calidad de imagen

Los dos diseños se prueban exhaustivamente en una FPGA Xilinx Virtex-7 y se comparan con muchos multiplicadores aproximados existentes. Los autores miden cuántas tablas de consulta se usan, cuánto dura la ruta de señal más lenta y cuánta potencia dinámica consumen los diseños. También simulan exhaustivamente todas las combinaciones de entrada para cuantificar el error medio y el error máximo en las multiplicaciones. Ambos multiplicadores nuevos logran un mejor equilibrio entre estos factores que los enfoques competidores: usan menos recursos, tienen retrasos más cortos y consumen menos energía para errores medios similares o incluso menores. El diseño más grosero, Diseño Aproximado 2, utiliza el mínimo hardware y energía, a costa de un error máximo mayor, mientras que el Diseño Aproximado 1 ofrece cotas de error más ajustadas con un uso de recursos ligeramente mayor. Para demostrar el impacto en el mundo real, los autores integran estos multiplicadores en dos tareas comunes de procesamiento de imágenes —fusión de imágenes y suavizado— y evalúan la salida con medidas estándar de calidad visual. En ambas tareas, las imágenes resultantes se mantienen muy próximas a las producidas por un multiplicador exacto, con relaciones señal‑ruido pico altas y puntuaciones de similitud estructural elevadas, sin degradación evidente para los observadores humanos.

Lo que esto significa para los dispositivos cotidianos

El trabajo demuestra que una aritmética «suficientemente buena» cuidadosamente diseñada puede reducir significativamente el tamaño y el consumo energético del hardware reprogramable sin perjudicar la calidad de imagen. Al explotar la tolerancia natural de las imágenes a pequeños errores numéricos y al adaptar el diseño a los bloques constructivos específicos de las FPGAs, los autores crean multiplicadores con signo que son a la vez rápidos y económicos. Para futuras cámaras, sistemas de visión integrados o aceleradores de IA que deben operar dentro de límites estrictos de potencia y coste, dichos multiplicadores aproximados ofrecen una manera práctica de exprimir más rendimiento sin sacrificar lo que al final importa: cómo se ve la imagen final para el ojo humano.

Cita: Hassan, J., Khurshid, B., Banday, S.A. et al. FPGA-based imprecise signed multiplier designs for high-performance image processing applications. Sci Rep 16, 10084 (2026). https://doi.org/10.1038/s41598-026-40524-4

Palabras clave: computación aproximada, multiplicadores FPGA, hardware para procesamiento de imágenes, diseño de bajo consumo, aritmética con signo