迅速試作可能なCMOS-RRAM統合戦略

古いチップに新しいメモリを載せることが重要な理由

私たちのスマートフォンやノートパソコン、データセンターはすべて、長年ムーアの法則に従って同じ面積にますます多くのトランジスタを詰め込んできた小さなシリコンチップに依存しています。しかし、その手法は現在、物理的・経済的な限界に直面しています。本稿では別の道を探ります。既知のシリコン電子回路の上に抵抗性メモリと呼ばれる新しい種類のメモリを直接積み重ねることで、素子をさらに微細化することなく、より賢く効率的なチップを実現する方法です。

トランジスタを小さくするだけを超えて

これまで計算機の進歩はトランジスタを小型化してチップあたりの数を増やすことを意味してきました。今日これを進めるには、扱いが難しくコストのかかる特殊な装置や材料が必要です。著者らは、単に微細化を追い続けるのではなく、既存のファウンドリが得意とする工程の上に新しい機能を付け加えることで可能性を広げられると主張します。有望な選択肢の一つが抵抗性ランダムアクセスメモリで、電気抵抗を変化させて保持できる小さなデバイスであり、記憶装置としてだけでなく脳に触発された計算の構成要素としても機能します。

シリコン上に載せられるメモリの設計

実製品で動作させるには、この新しいメモリは従来のファウンドリで使われる材料や温度条件で作製できなければなりません。チームはまず標準的なシリコンウェハ上で抵抗性メモリデバイスを開発・試験し、通常の回路が供給できる電圧でセルが動作するように材料を調整しました。金属と酸化物の組み合わせを慎重に選び、少量の窒素を添加することで、数ボルト程度で信頼性よく形成・スイッチし、抵抗値を滑らかに調整でき、時間経過に対して安定したメモリセルを作り出しました。

最初の統合アレイの作製と検証

基本デバイスを調整した後、研究者たちは難しい課題に取り組みました。すなわち、基板下の回路を損なわずに既製のチップ上に何千個ものセルを統合することです。彼らはファウンドリ製ウェハの保護トップ層を薄くし平坦化し、埋設された金属ラインまで微細な穴をエッチングしました。これらの開口部に下電極、能動的な抵抗層、上電極を順に形成し、最後にエッチングした穴を金属で充填して全てを接続しました。この工程で、各メモリセルがトランジスタと対になった小規模な試験アレイを作製し、元の回路が設計通りに動作し続けること、新しいセルが形成・プログラム・読み出し可能であることを示しました。

小さな試験ブロックから高密度で実用的なシステムへ

基本プロセスの有効性が確認されると、チームは最大で100万個に達する可能性のあるメモリセルを含む、はるかに大きく高密度なアレイへとスケールアップしました。これは、完成チップの凸凹した表面上でも非常に細い配線を描けるよう、表面平坦化とパターニング工程をさらに洗練することを必要としました。二重パターニングなど異なるリソグラフィーツールや工夫を組み合わせ、開発コストを合理的に保ちながらより小さな寸法へ到達しました。最後に、同じ統合法が神経信号インターフェース、パターンマッチングユニット、ニューラルネットワークアクセラレータ、放射線耐性メモリなど複数の実回路をサポートできることを示し、それぞれの用途に合わせて抵抗セルを活用しました。

チップの未来にとっての意味

より小さなトランジスタを待つ代わりに、本研究は通常のシリコンチップの上に新しく柔軟なメモリ層を直接追加する実践的な手順を示します。このアプローチは標準的な材料と工程を用いるため、実験室レベルの成果と工場生産との橋渡しが可能です。一般の読み手にとっての要点は、将来の電子機器はさらに微細化するのではなく、既に製造法が確立しているチップの上に新しいメモリ技術を賢く積み重ねることで、新たな能力と効率を獲得する可能性があるということです。

引用: Tsiamis, A., Stathopoulos, S. & Prodromakis, T. A Rapid-prototyping CMOS-RRAM Integration Strategy. Microsyst Nanoeng 12, 206 (2026). https://doi.org/10.1038/s41378-026-01335-9

キーワード: RRAM, CMOS統合, 抵抗性メモリ, インメモリコンピューティング, ニューロモルフィックハードウェア