低温晶圆尺度超薄二硫化钨生长用于双功能互连阻挡层和衬里

为什么缩小的连线需要新的保护

计算机之所以越来越快，是因为工程师在芯片上集成了更多微小的晶体管和金属连线。随着这些铜连线缩小到仅有几纳米宽度，会出现新的问题：金属的导电性下降且更易脆裂，铜原子可能渗入周围材料，逐步损害电路。本文探讨了一种基于二硫化钨的新型超薄涂层，可能让未来芯片运行得更凉、更快、更持久。

一种新型超薄护盾

在现代芯片中，布线网络位于工程师所称的“后端互连”层，即嵌入绝缘材料（如玻璃）中的铜线堆栈。如今每根铜线必须包覆两层独立涂层：作为粘附和润湿层的衬里，以及阻止铜原子渗入绝缘体的阻挡层。传统涂层由钽和氮化钽制成，总厚度为数纳米——在未来最小的连线中，这些涂层会占据几乎一半的可用空间。作者旨在用一层更薄的单一薄膜来替代这一笨重的双层结构，从而同时完成两项功能。

在整个晶圆上生长单原子薄膜

研究团队聚焦于二硫化钨（WS₂），这是一种可以剥离到单原子层的二维材料。他们采用一种称为原子层沉积的技术，在仅350 °C的温度下，在标准200毫米硅晶圆上生长均匀的WS₂薄膜——温度足够低，不会损坏已加工的芯片。通过调整生长循环次数，他们可以精确控制厚度，从单层原子（约0.7 纳米）到多层。电子显微镜图像证实，薄膜甚至覆盖了深而窄的沟槽——类似于先进芯片布线中预期的高纵横比结构，覆盖均匀度超过95%。换句话说，该工艺能对真实三维芯片结构进行涂覆，而不仅仅是平面测试样品。

帮助铜平滑铺展并改善导电性

为了测试WS₂层作为衬里的性能，研究人员在有无WS₂涂层的二氧化硅上沉积了非常薄的铜膜——厚度低至10 纳米。当他们把这些薄膜图形化成测试线并测量电阻时，在小厚度下差别显著。没有衬里时，10纳米铜几乎表现得像绝缘体；而在单层WS₂下，电阻率下降了超过一百万倍，甚至比最先进的钽/氮化钽叠层低约五倍。显微图像揭示了原因：在裸玻璃上，铜分裂成粗糙、不相连的岛状；而在WS₂上，铜形成了更光滑、更连续的薄片，表面粗糙度约减半。更光滑的表面意味着电子遇到的障碍和空隙更少，因此即便衬里本身更薄，导线的导电性也大大改善。

阻止铜扩散并延长寿命

同一层超薄薄膜也能作为牢固的阻挡层。当铜直接置于二氧化硅并加热到400–500 °C时，会与基底反应，形成大块的铜硅化物并留下受损、团簇状的表面。而在中间仅加入一层WS₂后，铜膜保持完整，基底的硅和氧保持清洁，这一点由X射线和离子束测量得到证实。在强电场下，含有WS₂阻挡层的器件在失效前的寿命平均约为无阻挡器件的十倍。更厚的WS₂堆栈表现更佳，尽管更薄，但其性能可与或优于传统的氮化钽。

原子结构如何提供额外保护

为了解这些薄膜为何能有效阻挡铜，作者使用计算模拟了单个铜原子试图穿透WS₂的过程。在理想的单晶薄片中，铜要挤过去面临很高的能量势垒。然而实际薄膜含有晶界——晶区之间的微小错配，这些部位可能提供较容易的通路。计算显示，他们的生长方法具有关键优势：在多层WS₂中，不同层的晶粒取向并不一致。这种错位迫使铜原子沿之字形路径而非直通隧道移动，从而提高了扩散的总体能量代价。这种原子尺度的迷宫有助于解释为何更厚的WS₂堆栈作为阻挡层尤其有效。

这对未来芯片意味着什么

综合来看，这项工作表明，在芯片友好温度下生长的一层原子级WS₂薄膜，既能改善铜线的导电性，又能阻止铜渗入周围材料。由于它极薄且可覆盖整个晶圆上的复杂三维结构，这种双功能层可以为最小的连线释放更多的铜空间，在芯片继续缩小的过程中控制电阻和热量。通过进一步控制晶粒结构并探索相关的二维材料，该方法有望为超越5纳米工艺时代提供更可靠、更节能的电子器件路线。

引用: Mangattuchali, M.J., Astier, H.P., Chung, JY. et al. Low-temperature wafer-scale growth of ultrathin tungsten disulfide for bifunctional interconnect barriers and liners. Nat Electron 9, 379–388 (2026). https://doi.org/10.1038/s41928-026-01592-6

关键词: 二硫化钨, 铜互连, 二维材料, 原子层沉积, 扩散阻挡