解码量子 LDPC 码中的相关错误

这对未来量子计算机为什么重要

量子计算机以其脆弱著称：微小扰动即可翻转量子比特的态，破坏计算。量子差错更正码旨在实时发现并修复这些错误，但要做到既足够快又足够准确，是迈向实用机器的一大障碍。本文展示了如何在错误强烈相关的情况下，更可靠、更快速地对一类领先的量子码进行译码，从而将实时容错量子计算推得更近。

解开量子错误的难题

现代量子差错更正通常依赖量子低密度奇偶校验（QLDPC）码，这类编码承诺在相对适中的开销下实现高性能。理论上，这些码应能受益于在经典通信系统中取得成功的那类轻量级消息传递译码器。但在实际中并非如此：描述量子码的图结构充满非常短的环路，尤其是在允许量子比特上出现三种基本错误（位翻转、相位翻转和组合翻转）时。这些短环会干扰消息传递算法，使其在某些错误模式上陷入僵局并产生不可靠的估计——当不同错误类型一起出现并相互关联时（例如在现实量子电路中常见），问题尤为显著。

不是改算法，而是重连错误地图

作者没有去发明又一条复杂的译码规则，而是采取了不同路径：改变译码运行的图。他们引入了一种称为图增强与重连用于推断（GARI）的方法。关键思想是识别译码图中紧密连接的模式——特别是涉及一个量子比特上麻烦的组合错误的四节点环——并系统地将其替换为稍大但结构更友好的模式。实现方式是添加新的“有效”错误节点和校验节点来代表原始节点群组。该变换保证了底层译码问题在数学上等价：关于物理错误的信息未被丢失，但图变得更利于推断。

把杂乱的图变成译码器能读懂的图

在定义编码的底层矩阵层面，原始的检测器错误模型将来自电路多处及三种错误类型的信息混合在一起，形成巨大的短环簇。GARI 通过重定向错误的表示方式（尤其是涉及组合错误的情况）有效地打散了这些簇。得到的“GARI 矩阵”在短环数量上明显更少，在与相关错误最相关的部分的平均连通度也更低。这意味着标准且成熟的归一化最小和（normalized min-sum）消息传递算法现在可以更接近其理想行为地运行，在图中传递更可靠的概率性信息。重要的是，这种更清晰的结构也减少了译码器必须处理的总连接数，这在将算法映射到硬件时很有帮助。

多个译码器并行工作，但很快

基于改进后的图，作者设计了一种折衷速度与资源使用的混合译码策略。他们使用带有调度的归一化最小和译码器，该调度对部分校验逐一更新，另一些则以小的并行层更新。这种方案特别适合在现场可编程门阵列（FPGA）上实现，在那里布线和时钟速度至关重要。为进一步提高可靠性，他们并行运行一个适度规模的此类译码器集合，每个译码器具有略微不同的随机更新顺序。一旦任何译码器找到与测量数据匹配的错误模式，整个集合就停止，并采用该解。这种“竞速收敛”在不显著增加平均译码时间的情况下挤出额外的精度。

在保持实时性的同时击败领先译码器

以距离为 6、10 和 12 的双变量自行车量子码为基准，新方法与或优于此前被视为处理相关错误金标准的数种先进译码器。对于研究的最大码，典型物理错误率为千分之一时，每轮逻辑错误率约降至十亿分之七——相当于更重的基于搜索的方法和先进集合译码器的性能。更关键的是，作者还在高端 FPGA 上综合了他们的设计，并展示了译码可以在实时内完成：对于距离 12 的码，每轮平均延迟约为 273 纳秒，超过 99.99% 的译码尝试在一微秒内完成，这一时间尺度与现实的差错更正周期兼容。

这对扩展量子机器意味着什么

通俗地说，这项工作展示了如何重新绘制译码器用来解释错误信号的路线图，使得一种简单、快速的算法能够更好地理解这些信号。通过在幕后理顺结构并并行使用数个轻量级译码器，作者在提高精度的同时满足了严格的时间约束。尽管没人期望这类方法能在任意大规模下解决所有差错更正挑战，但结果表明：当与像 GARI 这样的巧妙图设计配对时，消息传递译码器已经能够支持高性能的实时量子信息保护——这是朝实用容错量子计算迈出的重要一步。

引用: Maan, A.S., Garcia Herrero, F.M., Paler, A. et al. Decoding correlated errors in quantum LDPC codes. Nat Commun 17, 3965 (2026). https://doi.org/10.1038/s41467-026-70556-3

关键词: 量子差错更正, LDPC 码, 译码器硬件, 相关噪声, 消息传递算法